Tujuan tugas akhir adalah merancang penyandian saluran 2B1Q menggunakan Field Programmable Gate Array (FPGA) sebagai penunjang praktikum pada Laboratorium Data Transmisi Politeknik Negeri Ujung Pandang. Modul Decoder 2B1Q ini akan memperlihatkan proses pengkodean 2B1Q ke NRZ yang merupakan kebalikan dari proses pengkodean sinyal pada Encoder 2B1Q.
Metode yang digunakan pada perancangan modul ini dilakukan dengan bahasa pemrograman HDL Verilog dan diintegrasikan pada FPGA. Setiap data input dari empat elemen sinyal dikodekan menjadi data dua bit yang terdiri atas runtun bit 0 dan 1. Bit pertama mengindikasikan polaritas sinyal jika bit pertama bernilai 1 maka polaritas sinyal (+). Sebaliknya jika bit pertama bernilai 0, maka polaritas sinyal (-). Sedangkan bit kedua mengindikasikan nilai level tegangan, jika bit kedua berlogika 1 maka level tegangan 1V, dan level tegangan 3V untuk bit 0. Untuk setiap level tegangan dikodekan menjadi data runtun 2 bit. Dimana level tegangan +3V mewakili data runtun bit “10”, level tegangan +1V mewakili data runtun bit “11”, level tegangan -1V mewakili data runtun bit “01”, dan level tegangan -3V mewakili data runtun bit “00”.
Hasil pengujian integrasi FPGA menunjukkan decoder 2B1Q dapat merepresentasikan setiap 4 level tegangan input kedalam data runtun 2 bit, dengan frekuensi maksimum 168,55Mhz.